华力开发55纳米平台的参考设计流程

全球电子设计创新领先企业Cadence设计系统公司(NASDAQ:CDNS)与上海华力微电子有限公司，日前共同宣布华力微电子基于Cadence ® Encounter® 数字技术交付出55纳米平台的参考设计流程。从现在起，华力微电子首次在其已建立的55 纳米工艺平台上实现了从 RTL到GDSII的完整流程，它也是Cadence与上海华力紧密合作的结果。

本文引用地址：在该流程中所使用的Cadence数字工具包括RTL Compiler、Encounter Digital Implementation 系统、Conformal LEC、QRC Extraction、Encounter Timing 系统、Encounter Power 系统和Physical Verification 系统。除了Cadence工具以外，全芯片流程彰显华力微电子55纳米库、存储器IP和IO功能特色。

“通过与Cadence紧密合作，我们可为客户提供基于Cadence和华力微电子先进技术的完整 55纳米参考设计流程，”华力微电子副总栽舒奇表示，“我们期待继续与Cadence合作为客户提供高品质硅晶的最快捷径。”

“华力微电子公司自2010成立以来，有着令人印象深刻的成功纪录，并已成为Cadence 重要合作伙伴，”Cadence公司销售副总栽刘国军表示。“我们共同的努力帮助设计人员有效实施和验证他们设计的同时，又赢得产品投放市场的时间目标。”

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